Mathieu THOMAS
Program Manager - Electronic & Microelectronics Engineer

Passionné de nouvelles technologies, de tout ce qui tourne autour de la domotique au sens très large et des véhicules électriques.

#maker #homeautomation #startup & techno addict

Past: co-fondateur de Ozerise et Looch France, créateur du logiciel ClArA.

Parcours professionel

Silicon Mobility

Depuis Décembre 2015

Progam Manager.

 

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Polytech’Nice Sophia

Septembre 2010-Janvier 2017

Professeur vacataire.

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Scaleo chip

Juillet 2011-Décembre 2015

Progam Manager

 

Avril 2010-Juillet 2011

Design For Test Architect

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Ausy

Février 2009-Avril 2010

Design For Test Architect

 

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Esterel Technologies

Novembre 2007-Février 2009

Design For Test Architect & Team Leader

 

Décembre 2002-Novembre 2007

Design For Test Engineer

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Cadence

Juillet 2001-Aout 2002

Product Validation Engineer

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Formation

Septembre 2010

Institut d'Administration des Entreprises de Nice
Master 2 Droit et Gestion mention administration des entreprises

Décembre 2002

Ecole Polytechnique de l'Universite de Nice-Sophia Antipolis
Diplôme d'Ingénieur en électronique, spécialisation microélectronique

Juin 1997

Lycée Arbez Carme de Bellignat (01)
Baccalauréat série S
Publications et Brevets

US 2014/0217406

Apparatus and Method for non-intrusive random memory failure emulation within an integrated circuit

The system and methods allow for emulation of random hardware failure of an internal embedded memory array of an integrated circuit (IC) device. Emulation of potential defects is performed in order to evaluate the behavior of the rest of the design. This non-intrusive emulation is performed in a pseudo-functional mode in order to evaluate the behavior of one or more memory cores in their standard functional mode. The solution enables the creation of failures and tracking both the detection of the failures and the time required time for detection. Specifically, the emulation of an internal memory array with respect of random failures and the associated diagnostic mechanism ensures that detection and correction mechanisms work as expected. A typical non-limiting use case is to ensure that safety control logic of an IC behaves as expected in cases of data corruption within an embedded memory core.

US 2014/0201583

System and method for non-intrusive random failure emulation within an integrated circuit

The apparatus and methods allow random hardware failure emulation of an integrated circuit (IC) by emulation of potential defects to enable behavior evaluation of the rest of the design in such situation. This emulation can non-intrusively address multiple points of failure. The emulation is performed in a pseudo-functional mode in order to evaluate the IC behavior in its standard functional mode. The system allows creation of a failure, and tracking both the detection of this failure and the required time for this detection. The system further allows generation of a failure in different points of the IC, on a single or multipoint failure approaches. Failure detection and correction mechanisms for a product life cycle are therefore provided. In an embodiment the system checks the conformity of the safety function of an IC, and makes sure the safety control logic behaves as expected in case of data corruption in any register.

Synopsys SNUG France 2012

Efficient flow for the debug of compressed scan patterns during serial simulations
Best Paper and Presentation Award

The current ATPG pattern validation flow is mainly driven through a two steps approach. The
first step focuses on compression bypass scan patterns that allow full debug capability at the
expense of simulation time. The second step verifies the compressed patterns in simulation
without debugging possibility.
The presented flow is based on Dual STIL patterns and allows fast and easy debug of
compressed patterns in serial mode. It uses the combination of internal scan chains
definition, standard serial patterns and its associated parallel ones to allow simulation of
compressed pattern to speed-up the ATPG verification, with the same debug capabilities as
classical bypass pattern serial verification.

Technologies
ClArA - Clock Architecture Automation
Technologie cédée à Texas Instruments

Dans la conception d’un System On Chip, l’architecture d’horloge se révèle un point fondamental à plusieurs égards. En effet, elle est directement lié à des paramètres clés d’un composant :

  • performance
  • consommation
  • testabilité

Les composants complexes de type processeurs d’applications mobiles sont bien souvent développé suivant une approche fortement hiérarchique. La cohabitation des sous-modules avec le top-level du SoC devient alors un exercice qui peut s’avérer acrobatique.

De plus, une des difficultés réside dans le fait qu’il est possible de créer de nombreuses architectures d’horloges qui répondront aux besoins fonctionnelles, mais une infime partie de ces possibles architectures permettront à la fois d’optimiser la performance, la consommation, et surtout de garantir un haut niveau de testabilité.

Le modèle CLARA et son algorithme viennent donc répondre à ce besoin : « Keep focus on functional, CLARA takes care of performance and DFT »

L’idée derrière ce modèle est très simple : permettre à un designer de capturer ses spécifications et ses besoins en terme d’horloge. Parmi les éléments on peut citer :

  • corner d’utilisation
  • source d’horloge et leur fréquence dans chaque corner
  • horloge internes nécessaires
  • gating interne et externe d’horloge
  • domaine de fonctionnement des mémoires internes

En se basant sur ces informations, le software de CLARA construit alors :

  • une architecture complète de l’arbre d’horloge du module ou du composant
  • le code RTL associé
  • un modèle « CLARA » pour permettre l’intégration de ce module à un niveau d’abstraction plus élevé.

Il est également important de noté qu’il est possible de définir sa stratégie de test au moment de la génération de l’architecture d’horloge. Ainsi les éléments permettant le test de stuck-at, ou encore le test at-speed (TFT) sont également intégrés à l’architecture d’horloge et au code RTL généré.

Un modèle fortement hiérarchique.

L’architecture ainsi créée reste compatible avec tout type d’intégration du module en question. Top-level, soft module, hard macros, il sera alors possible de réintégrer le module dont l’arbre d’horloge a été généré par CLARA dans n’importe quel environnement.

Le modèle CLARA créé en même temps que l’architecture permet de faire les adaptations nécessaires au niveau où le module sera intégré. Cela inclut notamment les adaptations nécessaire en fréquence pour supporter les corners d’utilisation du top-level.

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